CDCVF2509PWR

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品牌：	Ti
库存：	缺货
封装：	Reel-2000
交期：	--
批次：	--
预期库存：
描述：	适用于 DRAM 应用且具有 9 个输出的 3.3V 锁相环路时钟驱动器
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CDCVF2509是一款高性能、低偏差、低抖动、锁相环(PLL)时钟驱动器。它使用PLL在频率和相位上精确地将反馈(Fbout)输出对准时钟(CLK)输入信号。它是专门为使用同步DRAM而设计的。CDCVF2509的工作电压为3.3 V_CC。它还提供集成的串联阻尼器，非常适合驱动点对点负载。

一组五个输出和一组四个输出提供九个低时滞、低抖动的CLK副本。输出信号占空比调整为50%，与CLK下的占空比无关。每组输出通过控制(1G和2G)输入单独启用或禁用。当G输入为高时，输出通过CLK进行相位和频率切换；当G输入为低时，输出禁用为逻辑低状态。

与许多包含PLL的产品不同，CDCVF2509不需要外部RC网络。片内集成了用于PLL的环路滤波器，最大限度地减少了元件数量、电路板空间和成本。

因为它基于PLL电路，所以CDCVF2509需要稳定时间来实现基准信号的反馈信号锁相。在CLK上电和施加固定频率、固定相位的信号，以及PLL基准或反馈信号发生任何变化后，都需要该稳定时间。通过将AV_CC捆绑到地可以绕过PLL。

CDCVF2509A的特性是在0°C到85°C的范围内运行。

Use CDCVF2509A (SCAS765) as a Replacement for This Device
Designed to Meet and Exceed PC133 SDRAM Registered DIMM Specification Rev. 1.1
Spread Spectrum Clock Compatible
Operating Frequency 50 MHz to 175 MHz
Static Phase Error Distribution at 66 MHz to 166 MHz Is ±125 ps
Jitter (cyc - cyc) at 66 MHz to 166 MHz Is Typ = 70 ps
Advanced Deep Submicron Process Results in More Than 40% Lower Power Consumption Versus Current Generation PC133 Devices
Available in Plastic 24-Pin TSSOP
Phase-Lock Loop Clock Distribution for
Synchronous DRAM Applications
Distributes One Clock Input to One Bank of
Five and One Bank of Four Outputs
Separate Output Enable for Each Output
Bank
External Feedback (FBIN) Terminal Is Used
to Synchronize the Outputs to the Clock
Input
25- On-Chip Series Damping Resistors
No External RC Network Required
Operates at 3.3 V
APPLICATIONS
- DRAM Applications
- PLL Based Clock Distributors
- Non-PLL Clock Buffer