CDC516DGGR

CDC516是一款高性能、低偏差、低抖动、锁相环时钟驱动器。它使用锁相环(PLL)在频率和相位上精确地将反馈输出(Fbout)与时钟(CLK)输入信号对准。它是专门为使用同步DRAM而设计的。CDC516的工作电压为3.3 V_CC，每个输出最多可驱动5个时钟负载。

四组四个输出提供16个低偏差、低抖动的输入时钟副本。输出信号占空比调整为50%，与输入时钟的占空比无关。每组输出可以通过1G、2G、3G和4G控制输入单独使能或禁用。当G输入为高时，输出使用CLK进行相位和频率切换；当G输入为低时，输出禁用为逻辑低状态。

与许多包含PLL的产品不同，CDC516不需要外部RC网络。PLL的环路滤波器包含在芯片中，最大限度地减少了元件数量、电路板空间和成本。

由于CDC516基于PLL电路，因此需要一个稳定时间来实现反馈信号与参考信号的锁相。在CLK上电和施加固定频率、固定相位信号后，以及PLL基准或反馈信号发生任何变化后，都需要该稳定时间。出于测试目的，可以通过将AV_CC捆绑到接地来绕过PLL。

CDC516的工作温度范围为0°C至70°C

Use CDCVF2510A as a Replacement for this Device
Phase-Lock Loop Clock Distribution for Synchronous DRAM Applications
Distributes One Clock Input to Four Banks of Four Outputs
Separate Output Enable for Each Output Bank
External Feedback Pin (FBIN) Is Used to Synchronize the Outputs to the Clock Input
No External RC Network Required
Operates at 3.3-V V_CC
Packaged in Plastic 48-Pin Thin Shrink Small-Outline Package

功能零延迟

AdditiveRMS抖动(规格)(fs)200

输出频率(Max)(频率)125

输出数量16

输出电源电压(V)3.3

核心供电电压(V)3.3

输出偏斜(ps)200

温度范围(C)0to70

等级产品样本

输出类型TTL

输入类型TTL