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在线产品描述:
CDCVF2510A是一款高性能、低偏差、低抖动、锁相环(PLL)时钟驱动器。CDCVF2510A使用锁相环(PLL)在频率和相位上将反馈(Fbout)输出精确对准到时钟(CLK)输入信号。它是专门为使用同步DRAM而设计的。CDCVF2510A在3.3VCC下运行，并提供集成的串联衰减 使其成为驱动点对点负载的理想电阻。
一组10个输出提供10个低偏差、低抖动的CLK副本。输出信号占空比调整为50%，与CLK下的占空比无关。通过控制(G)输入启用或禁用输出。当G输入为高时，输出通过CLK切换到相位和频率；当G输入为低时，输出禁用为逻辑低状态。当没有输入信号(<；1 MHz)施加到CLK时，设备自动进入掉电模式；输出进入低电平状态。 与许多包含PLL的产品不同，CDCVF2510A不需要外部RC网络。PLL的环路滤波器包含在芯片中，最大限度地减少了元件数量、电路板空间和成本。 由于CDCVF2510A基于PLL电路，因此它需要一个稳定时间来实现反馈信号与参考信号的锁相。在上电并施加固定频率、CLK下的固定相位信号或PLL基准或反馈信号的任何变化后，需要该稳定时间。通过将AVCC捆绑到地以用作简单的时钟缓冲器，可以绕过PLL。CDCVF2510A的工作温度范围为0°C至85°C
产品特性:
- Designed to Meet and Exceed PC133 SDRAM Registered DIMM Specification Rev. 1.1
- Spread Spectrum Clock Compatible
- Operating Frequency 20 MHz to 175 MHz
- Static Phase Error Distribution at 66 MHz to 166 MHz is ±125 ps
- Jitter (cyc–cyc) at 66 MHz to 166 MHz is |70| ps
- Advanced Deep Submicron Process Results in More Than 40% Lower Power Consumption vs Current Generation PC133 Devices
- Auto Frequency Detection to Disable Device (Power-Down Mode)
- Available in Plastic 24-Pin TSSOP
- Distributes One Clock Input to One Bank of 10 Outputs
- External Feedback (FBIN) Terminal is Used to Synchronize the Outputs to the Clock Input
- 25-
On-Chip Series Damping Resistors - No External RC Network Required
- Operates at 3.3 V
- APPLICATIONS
- DRAM Applications
- PLL Based Clock Distributors
- Non-PLL Clock Buffer
功能内存接口
AdditiveRMS抖动(规格)(fs)70
输出频率(Max)(频率)175
输出数量10
输出电源电压(V)3.3
核心供电电压(V)3.3
输出偏斜(ps)100
特性SDR
温度范围(C)0to85
等级产品样本
输出类型LVTTL
输入类型LVTTL
370791121
2119841551